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 Link: [[avvisi_slp|Avvisi]]  (nessun avviso)
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+====Contenuti del corso ====
 Il corso affronta il problema della descrizione di sistemi logici complessi mediante un il lingiaggio formale di descrizione dell'hardware VHDL, la sintesi di sistemi digitali su FPGA e il progetto di SoC su FPGA.
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 L'esame presuppone lo sviluppo di un progetto scelto fra quelli proposti dal docente (vedi più sotto il link alla pagina dedicata alla descrizione dei progetti proposti). L'esame consiste nella discussione del progetto e in una prova orale sugli argomenti del corso.
-===Link ai contenuti ===
+====Link ====
    *[[SEP_Intro_VHDL|Introduzione elementare al VHDL]]
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    *[[SEP_Note|Note e appunti]]
-   *[[SEP_Progetti| Temi di progetto]]
+   *[[temi_di_esame_sep_24| Temi di progetto]]